Aldec Active-HDL

Материал из CADprofi
Перейти к: навигация, поиск

Active-HDL  (разработчик: Aldec) — интегрированная среда разработки, моделирования и верификации проектов для программируемых логических интегральных схем (FPGA), разработанная фирмой Aldec.
Программный пакет позволяет описывать устройства с помощью языков описания аппаратуры: VHDL, Verilog и SystemC, а также с помощью структурных схем или автоматных графов. Моделирование проектов осуществляется мощным мультиязычным симулятором на уровне вентильных и регистровых передач (RTL). Поддерживается совместная работа с программами MatLab и Simulink. Кроме того, в состав программного пакета входят ряд инструментов, позволяющих исследовать эффективность и производить оптимизацию исходного описания проекта, а также конвертировать HDL-описание в графические структурные схемы и обратно. Встроенный генератор типовых модулей (IP-Core Generator) позволит быстро и легко создавать проекты любой сложности.
Менеджер процесса разработки поддерживает более 120 продуктов реализации программируемой логики EDA и FPGA на протяжении всего процесса разработки, включая описание проекта, его моделирование, синтез и реализацию на целевой платформе. За счет дополнительно устанавливаемых библиотек Active-HDL поддерживает разработку под программируемые устройства большинства ведущих разработчиков, таких как Altera, Atmel, Lattice, Microsemi (Actel), Quicklogic, Xilinx и прочих.

Объект решения

Интегральная схема

Ссылки

Администрирование